Intel, 65 нанометров - предстартовый отсчет пошел...

Прошло более девяти месяцев с того момента, как компания Intel впервые объявила о получении первых полнофункциональных микросхем памяти SRAM (статической оперативной памяти) с использованием следующего поколения техпроцесса с нормой 65 нм. Уже тогда, в конце 2003 года, были объявлены примерные сроки начала промышленного внедрения нового 65-нм техпроцесса на 300-мм кремниевых пластинах. Отрадно узнать, что сроки до сих пор выдерживаются (для полупроводниковой индустрии это большая редкость в последнее время) и объявленные сегодня подробности о новом техпроцессе, в частности, подтверждают, что первые коммерческие чипы Intel с нормами 65 нм появятся уже в 2005 году.

Сегодняшний анонс Intel, в котором компания впервые раскрывает подробности о своем новом техпроцессе, весьма важен для индустрии: не секрет, что многие компании до сих пор бьются над внедрением 90-нм технологии, а принципы изготовления 65-нм чипов у них и вовсе, находятся лишь в стадии пробных определений. В рамках представленного сегодня материала мы попробуем не только ознакомиться с деталями новой технологии производства Intel, но также определиться с текущей ситуацией с производством чипов  и общим положением дел  в полупроводниковой индустрии. В конечном счете, от этого зависит, насколько быстро в ближайшее время будут изменяться  производительность, тактовые частоты и архитектура процессоров в целом и их энергопотребление в частности. Однако, первым делом, все же давайте выясним, какого рода информация стала открытой после сегодняшнего релиза Intel.

Как объяснил на пресс-конференции по случаю этого события Марк Бор (Mark Bohr), старший директор подразделения Intel Process Architecture & Integration, нынешний 65-нм технологический процесс, подготавливаемый к промышленному внедрению в 2005 году, может характеризоваться следующими параметрами:

• Увеличение производительности
• Снижение энергопотребления
• Толщина оксидной пленки затвора - 1,2 нм
• Длина затвора транзистора - 35 нм
• Расширенное использование технологии деформированного кремния (strained silicon)
• 8-слойный дизайн с медными соединениями
• Использование Low-k диэлектриков
• В настоящее время с помощью новой технологии уже получены полнофункциональные чипы памяти SRAM емкость 70 Мбит, что подразумевает наличие более 0,5 млрд. транзисторов

Напомню, что в конце ноября 2003 года, когда 65-нм техпроцесс от Intel был представлен впервые, компания продемонстрировала первые рабочие образцы 4 Мбит чипов SRAM с площадью каждой ячейки порядка 0,57 мкм². Уже тогда стало известно, что при работе с 65-нм нормами CMOS техпроцесса длина затворов транзисторов равна 35 нм (для сравнения - у нынешних 90-нм процессоров Pentium 4  длина затвора составляет порядка 50 нм). Возможно, кто-то из читателей слабо представляет связь между статической памятью (SRAM) и изготовлением CPU. Для них отмечу, что именно на базе SRAM изготавливаются обширнейшие массивы быстродействующего кэша у современных процессоров. Таким образом, "обкатка" нового техпроцесса на выпуске ячеек памяти - не просто умозрительная задача ради эксперимента, но и, фактически, один из первых этапов по созданию (а может быть, даже портированию) первых элементов процессоров в новых производственных условиях. 

Для того чтобы лучше понять разницу между 90-нм нормами и новым 65-нм техпроцессом, обратимся к таблице, в которой сведены воедино основные сведения о прошлых, нынешних и будущих техпроцессах Intel.

Как видите, изменение технологических норм и физических параметров каждого транзисторного перехода оставляет неизменными некоторые параметры производства. Прежде всего надо отметить, что в ходу останутся 300-мм кремниевые подложки. Более того, уже точно известно, что Intel планирует использовать при изготовлении 65-нм чипов те же литографические инструменты с 193-нм лазерами, что используются нынче для выпуска 90-нм чипов. В связи с этим, думаю, будет нелишим напомнить, что на заре внедрения 90-нм техпроцесса компании из-за всевозможных трудностей у поставщиков литографического оборудования пришлось пойти на использование старых литографических инструментов поколения DUV (Deep Ultra Violet) с 248-нм лазерами в сочетании с искусной технологией фазового сдвига фотомасок. И лишь позже для изготовления наиболее критичных слоев стали применяться появившиеся к тому времени 193-нм инструменты.

Теперь история повторяется: до практического внедрения EUV литографии еще далеко - по крайней мере, ранее внедрения 45-нм норм ее использование не планируется. От закупки промежуточных инструментов с 157-нм лазерами или перехода к альтернативным технологиям вроде электронно-лучевой или иммерсионной литографии Intel отказалась ввиду дороговизны, малого срока службы оборудования, по причине непредсказуемости ("сырого" состояния) технологии или по другим причинам.

Итого, в арсенале остался лишь один подход - использование старого доброго фазового сдвига масок вкупе с применением 193-нм инструментов для наиболее критичных слоев и 248 инструментов для менее критичных уровней. Технология зарекомендовала себя достаточно хорошо при работе с 90-нм нормами и, по словам представителей Intel, потребовала лишь некоторого обновления 193-нм инструментов, плюс усовершенствования материалов и процесса разводки чипов.

Для лучшего понимания принципа фазового сдвига масок (Phase Shift Masks), не углубляясь особенно в сложности технологии, проиллюстрирую саму суть несколькими слайдами. Итак, нам необходимо проэкспонировать слой фоторезиста для последующего удаления "ненужных" участков и создания  рисунка для последующего процесса, условно называемого "сухим травлением" (Etching). Вот так условно можно изобразить процесс экспозиции:

Для создания линий, имеющих ширину меньшую, чем позволяет делать это физическое разрешение оптической системы, вводится так называемая коррекция оптического приближения, или OPC (Optical Proximity Correction).

За счет линий с очертаниями достаточно сложной формы, формирующихся на маске с помощью изощренных алгоритмов, а также за счет применения технологии сдвига масок с чередующейся фазой (Alternating Phase Shift Masks), удается достичь ширины линий менее 40 нм даже при использовании инструментов с 193-нм лазером.

Однако APSM в любом случае требует использования как новой технологии изготовления масок, так и новых условий разводки чипов. Впрочем, это не единственные проблемы, которые приходится решать разработчикам при переходе на новый техпроцесс.

Итак, ключевым индикатором нового 65-нм техпроцесса в практическом приложении мы можем назвать снижение линейного расстояния между электродами транзистора (именно отсюда и проистекает традиционное наименование техпроцесса, в данном случае - 65 нм). В среднем, это самое линейное расстояние уменьшается при смене техпроцесса в 0,7-0,71 раза, что при переходе к такому существенному параметру, как плотность размещения транзисторов на единицу площади, дает при смене техпроцесса уже 2-кратное увеличение! 

Перспективы, открывающиеся при столь значительном увеличении плотности размещения транзисторов, мы обсудим несколько позже. Сейчас же внимательно рассмотрим обновленные технологии, используемые при изготовлении 65-нм транзисторов, а также их усовершенствованную структуру.

Как известно, технология деформированного кремния (Strained Silicon) впервые была использована при запуске 90-нм техпроцесса. В случае с 65-нм нормами используется уже второе поколение технологии деформированного кремния.

Для достижения лучших параметров при использовании 65-нм норм в Intel применяют уникальную одноосевую технологию деформированного кремния вкупе с использованием силицида никеля (NiSi, материала с относительно низким сопротивлением) при создании затворов и каналов сток-исток. В результате улучшенной технологии деформации кремния удалось добиться улучшения одного из наиболее критичных параметров современного процессора - токов утечки транзисторов.

Фактически, ток затвора увеличился у 65-нм транзисторов на 10-15%, однако при этом наблюдается практически 4-кратное снижение токов утечек! Однако это еще не все. За счет уменьшения длины затвора до 35 нм и зазора окисла до 1,2 нм удалось снизить емкость затвора (CGATE) примерно на 20%, за счет чего также снижается активное потребление энергии чипом. В сумме, по словам представителей Intel, сочетание увеличенного тока затвора с уменьшенной емкостью позволяет добиться увеличения тактовых частот за счет этого примерно в 1,4 раза.

Новый 65-нм техпроцесс принес с собой значительные изменения в структуре чипа: теперь используется 8-слойная металлизация, в отличие от 7-слойной при работе с 90-нм чипами. Изменение физических размеров 3D-структуры чипов также принесло свои плоды: за счет использования Low-k диэлектриков из оксида углерода и сокращения примерно до 70% (по сравнению с 90-нм техпроцессом) длины контактных площадок удалось значительным образом снизить величину паразитной емкости между проводниками. В обязательном порядке это должно сказаться на снижении энергопотребления чипа в целом и на возможности дальнейшего наращивания тактовых частот в частности.  Что касается введения дополнительного слоя металлизации, увеличение трехмерной плотности монтажа элементов чипа в любом случае выглядит положительным моментом.

Итого, к настоящему моменту с помощью 65-нм технологии удалось добиться размещения элементов одной ячейки памяти 6-T SRAM, то есть, шести транзисторов, на площади 0,57 мкм² - это примерно  10 миллионов транзисторов на кончике шариковой ручки (1 мм²) и примерно соответствует вышеупомянутой тенденции по удвоению плотности размещения транзисторов при переходе на новый техпроцесс.

Кстати, вопросы энергосбережения новых поколений чипов, как вы знаете, выдвигаются сейчас в качестве чуть ли не самого главного параметра, который требует всесторонней оптимизации. Даже самый любимый раньше параметр - тактовая частота - отошел на второй план, благо, в любом случае появились другие способы подъема производительности процессора - например, за счет многоядерности.

Что же касается энергопотребления и тепловыделения, битва за эти параметры нынче ведется на всех фронтах. В частности, одним из способов экономии энергии в чипах с новым 65-нм техпроцессом называют уже неоднократно описанную в печати технологию "спящих транзисторов", благодаря использованию которой от питания отключаются целые блоки неиспользуемой памяти, и в результате токи утечки, например, SRAM, удается сократить более чем в три раза. На снимке выше как раз приведено тепловое фото фрагмента памяти со "спящими транзисторами" в неактивном блоке. 

Итак, к сегодняшнему дню компания Intel уже в состоянии представить полнофункциональные 70 Мбит чипы SRAM, содержащие более полумиллиарда транзисторов и при этом занимающие площадь всего 110 мм². Как говорится, от этого достижения - рукой подать до производства готовых микропроцессоров с 65-нм нормами.

Ожидается, что первой массовое производство 65 нм чипов на 300 мм кремниевых пластинах освоит фабрика Intel D1D, расположенная в Хиллсборо, штат Орегон и уже сейчас обладающая "чистыми комнатами" площадью порядка 176 тысяч квадратных футов.

Следующими на производство 65-нм чипов будут переоборудованы 300-мм фабрики Fab 12 в Аризоне и Fab 24 в Лейкслипе, Ирландия, на развитие которых в ближайшие два года в бюджете компании заложены $2 млрд. расходы на каждую. Производство по новой технологии на Fab 24 планируется запустить уже в первой половине 2006 года.

Стоит отметить, что в становлении своего нового 65-нм техпроцесса компания Intel плотно сотрудничает с ведущими производителями литографического оборудования и материалов, закупая их у таких лидеров индустрии, как ASMI (оборудование для работы с low-k диэлектрическими пленками и технологией Strained Silicon), ASML и Nikon (литографические сканеры и степперы), Novellus (работа с PVD  - physical-vapor deposition - материалами для нанесения медных проводников). Не исключено, что при внедрении 65 нм техпроцесса Intel освоит технологию атомарного нанесения уровней (ALD, Atomic Layer Deposition) от ASMI и Genus, а также освоит методику лазерной термообработки (LTP, Laser Thermal Processing), разработанную в стенах компании Ultratech. Автоматизация техпроцесса возложена на компании Asyst Technologies и Daifuku. Средняя стоимость каждой производственной линии по выпуску 65 нм чипов при этом оценивается в среднем примерно в $500-$700 млн. 

Что касается наиболее критичных инструментов - литографических сканеров - Intel планирует для этих целей закупать модели i-line с 248-нм и 193-нм аргон-фторидными (ArF) лазерами у компании Nikon, не исключены и покупки инструментов Twinscan XT:1250 у ASML; для наиболее критичных слоев будут приобретаться 193-нм сканеры с высокой числовой апертурой (NA, Numeric Aperture) вплоть до 0,92 - 1,0, также от Nikon и ASML.

Не удивлюсь, если первыми чипами Intel, произведенными с использованием техпроцесса P1264, станут двухядерные процессоры с рабочим названием Merom - наследники нынешних чипов Dothan/Banias. Впрочем, так далеко заглядывать в производственные планы Intel, не владея точными данными - дело пустое.

Думаю, более точные данные о новом техпроцессе мы узнаем в самое ближайшее время, например, в дни проведения конференции Intel Developer Forum Fall 2004, которая пройдет в Калифорнии 9 - 12 сентября. В Intel обещают предоставить детальные подробности на эту тему 12 - 15 декабря 2004 года, когда в Сан-Франциско пройдет форум IEEE International Electron Devices. 

В заключение - несколько слов о перспективах внедрениях следующих поколений техпроцессов. Как известно, для работы с 32-нм нормами по техпроцессу P1268 компания Intel планирует использовать EUV-литографию, новые high-k диэлектрики и металлические затворы. В начале августа 2004 года Intel уже объявила об успешной инсталляции первого коммерческого EUV инструмента производства компании Exitech. Напомню, что источник излучения, используемый в EUV-литографии, имеет длину волны порядка 13,5 нм, то есть, заходит в область жесткого (или "экстремального  - Extreme Ultra Violet, EUV) ультрафиолета. При всем том, что использование EUV-литографии позволяет создавать элементы схемы шириной всего 25 - 30 нм, для нормальной работы установки требуется применение совершенно новых фоторезистов, масок и условий эксплуатации производственных линий.

Пока что внедрение техпроцесса P1268 запланировано Intel на 2009 год, однако индустриальные источники в целом весьма скептически относятся даже к таким столь отдаленным срокам, тем более что до сих пор в EUV-литографии промышленного уровня существует целый ряд нерешенных вопросов  - мощность лазеров,  материалы для оптики и фоторезистов и так далее.

Что касается "промежуточного" между 65-нм и 32-нм техпроцесса P1266 с нормами 45 нм, внедрение которого намечено в Intel на 2007 год, здесь ясности еще меньше. Как известно, в свое время (в прошлом году) Intel на корню зарубила идею закупки "промежуточного" литографического оборудования с 157-нм лазерами и до сих пор не намерена менять свое решение.

В то же время в Intel, похоже, с достаточной долей сомнения относятся к исследованиям в области так называемой "иммерсионной" литографии, когда обработка пластин производится при погружении в жидкость. По крайней мере в достаточно скептическом ключе об этих разработках высказался Джэй Хаху (Jai Hakhu), вице президент Intel Technology Manufacturing Group на конференции Semicon West, также осторожен с определениями был и Макс Бор во время нынешней презентации 65-нм техпроцесса. В частности, представители Intel подтверждают, что компания с интересом следит за работами в этой области, однако, пока что не видит в иммерсионной литографии достижения мало-мальски приемлемого коммерческого уровня.

Кстати сказать, компании IBM и AMD с великой надеждой поглядывают на иммерсионную литографию и даже принимают участие в запуске первой "pre-production" 193 нм иммерсионной литографической системы Twinscan AT:1150i от ASML в рамках проекта организации Albany NanoTech. Однако, все эти интересные подробности о путях развития индустрии, пожалуй, стоит вынести в отдельную публикацию, если на то будет интерес читателей.

Сегодня же остается констатировать непреложный факт: реально к выпуску 65-нм чипов подошла только Intel. С чем мы ее, пользуясь случаем, сегодня и поздравляем.